台积电先进硅光引擎COUPE最新进展！！！

      本文是台积电（TSMC）在IEEE ECTC 2025会议上发表的论文，主要介绍了紧凑型通用光子引擎（COUPE）的晶圆级表征结果，及其在光学、电气性能和可靠性方面的表现。

      该方案基于光栅耦合器（GC）与二维光纤阵列（2D FAU）实现高密度光口，通过开发嵌入式微透镜阵列、背面金属反射镜和抗反射涂层（ARC）等功能器件，经过工艺优化后，3D键合光电异质集成（EIC+PIC）的COUPE模块测量的GC耦合损耗始终低于 1.2 dB，与单独光子集成电路（PIC）晶圆上的测量结果一致，表明从 PIC 系统过渡到 COUPE 系统基本没有额外损耗（0dB 额外插损！）。得益于背面金属反射镜补偿，COUPE模块中的GC的1 dB 带宽约为 25 nm，比 PIC 晶圆级带宽还要大 5 nm 左右。在 O 波段波长范围内，整个 300 mm 晶圆的GC中心波长严格控制在 ±1.7 nm 范围内，与FAU组装后测得光束发射角控制在±0.1°以内。

      本工作还报告了光电性能的可靠性测试结果。光学性能通过GR-468 标准规定的可靠性测试项目，插损仅增加＜0.25dB；电气性能依照 JEDEC JESD22-A104标准进行测试，SoIC™键合和 TDV 链的电阻变化分别小于 2% 和 3%。研究表明，COUPE 在可插拔收发器或共封装光学（CPO）的先进网络和人工智能（AI）应用中具有巨大潜力。

一、引言

      先进的 AI 程序通常依赖高计算能力和大网络带宽来训练大型语言模型（LLMs），并在尽可能短的时间内执行推理。这些强大的 AI 芯片也会消耗大量电力。根据最近的预测，到 2026 年，全球 AI 处理预计需要 40 GW的电力，相当于8个纽约市的用电量。与此同时，随着新一代半导体技术的不断发展，过去二十年集成电路（IC）的总计算能力增长了 6 万倍，而输入输出（I/O）带宽仅增长了 30 倍，I/O 带宽问题日益严重。

      近年来，硅光子学（SiPh）光学引擎（OE）或光子引擎（PE）被广泛认为是解决上述能耗和 I/O 带宽问题的关键。光学引擎通常由光子集成电路（PIC）和电子集成电路（EIC）组成，以实现光学 I/O 功能。在 PIC 方面，台积电开发了 300 mm 硅光子 PIC 平台；在 EIC 方面，台积电已开发出先进至 2 nm 的逻辑技术。与单片集成的光学引擎（PIC 和 EIC 在同一晶圆上采用同一工艺节点制造（Global Foundries），可实现更高的数据速率和更好的功率效率）相比，通过 EIC/PIC 堆叠实现的异构集成具有不可替代的优势，因为它在选择 EIC 和 PIC 技术方面具有独立性，并且通过 3D 堆叠具有显著的面积优势。基于上述考虑，异构 3D 集成成为台积电通用光学引擎解决方案的首选。

      如图 1 所示，在 OFC'22 的一篇论文中提到，在 1.6T 交换机中使用 CPO 替代传统的可插拔解决方案预计可节省约 50% 的功耗。这凸显了光学引擎和 CPO 在高速网络应用中实现节能的重要性。

      据Yole预测，到 2029 年，硅光子学市场的复合年增长率（CAGR）将达到 40%。为了满足这一需求，台积电一直在开发 COUPE 作为标准光学引擎平台，作为各种应用中的通用模块。它可以直接用于可插拔光收发器，或在 CPO 封装中批量使用，例如芯片 - 晶圆 - 基板（CoWoS®）。此外，它还与台积电 3D Fabric™平台中的其他技术兼容 ，这些技术涵盖了从前端到后端的各种 3D/2.5D 解决方案，包括集成芯片系统 TSMC-SoIC™、InFO 和 CoWoS®，旨在成为高性能计算（HPC）和 AI 芯片的终极解决方案，解决能耗和 I/O 带宽瓶颈。

二、什么是 COUPE？

      COUPE 系统利用 TSMC-SoIC™键合技术连接 EIC 和 PIC，如图 2（a）所示。与其他键合技术相比，该方法提供了更精确的芯片间互连 ，在芯片间接口处具有低阻抗，将组合密度提高至少 16 倍，将 PIC-EIC 接口的寄生电容降低 85%，并在保持相同功耗的情况下降低 40% 能耗或提高 170% 速度 。此外，更小的 TSMC-SoIC™键合间距还改善了电源完整性和信号完整性等电气性能，从而为高速数据传输提供卓越性能。如图 2（b）所示，当与 COUPE 独特的浅介质通孔（TDV）结构结合时，它提供了出色的射频（RF）特性。根据仿真数据，TSMC-SoIC™键合和 TDV 解决方案的组合提供了超过 100 GHz 的 3 dB 带宽。基于常见的 3D 堆叠结构，COUPE 可通过引入不同的工艺特性，针对光栅耦合器（GC）或端面耦合器（EC）进行定制。本文主要讨论 COUPE-GC。

      在光学特性方面，COUPE-GC 集成了几个独特的组件，如光路末端的嵌入式微透镜、GC 下方的背面金属反射器，以及优化的 ARC 界面，以降低 COUPE 结构内的光学损耗，如图 2（b）所示。仿真和工艺微调是实现最佳结果的关键。经过多次工艺优化迭代后，COUPE 内附加光路带来的净插入损耗降低至～0 dB，这意味着 COUPE 最终的 GC 损耗与 PIC 晶圆的损耗相当，具体结果将在本文后面详细阐述。

      得益于 TSMC-SoIC™平台，COUPE 是一个坚固的芯片堆叠，可轻松集成到多种封装形式中。例如，它可以集成到如图 3（a）所示的光收发器中。或者如图 3（b）所示，也可以将 COUPE 与 CoWoS® 集成，在多芯片模块（MCM）封装中形成 CPO，这使得 COUPE 能够与 SoC、TSMC-SoIC™和 HBM 自由集成，形成满足各种需求的系统级封装 。

三、COUPE-GC 的光纤阵列单元（FAU）

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      FAU 是直接附着在 COUPE-GC 上的关键外部组件，用于以极低的损耗将光从 COUPE 耦合到光纤阵列中。FAU 解决方案是确保硅光子光学引擎平台成功的关键组件之一。如图 4 所示，COUPE-GC 与具有多排光纤阵列的 FAU 兼容，能够实现更多的 I/O 连接，而不受芯片边缘长度的限制（如端面耦合器EC仅能支持单排连接）。目前，COUPE-GC 提供 127 µm 的光纤间距，并可灵活支持多排光纤，以满足未来的带宽需求。FAU 设计通常高度定制化，需要与光学引擎（如 COUPE）的光路设计相匹配。因此，像 COUPE 这样的通用光学引擎平台有助于提供标准化且具成本效益的 FAU 解决方案，以满足各种硅光子组件的应用需求。

四、COUPE 性能

A. 光学性能

      由于 COUPE 的结构特点，其 EIC/PIC 堆叠上方有一层 800 µm 厚的支撑硅层，导致 GC 与嵌入式微透镜之间的光路复杂且相对较长，这对实现高光学传输效率和降低插入损耗提出了重大挑战。为了提高对准容差和耦合效率，需要对嵌入式微透镜和光路进行精确设计，包括入射光路角度的精确控制、多层抗反射涂层、透镜曲率以及 GC 最佳位置的优化。为了进一步提高光耦合效率，如图 5（a）所示，在 COUPE 结构中，GC 正下方专门设计了一个铜（Cu）金属反射器，用于收集原本会损失的光，从而降低光学损耗。仿真和硅基测试结果表明，金属反射器可实现 0.5 dB 的耦合效率提升，如图 5（b）所示。

      如图 6 所示，COUPE 的 1DGC 表现出优异的插入损耗值，单端耦合插损小于 1.2 dB，带宽为 25 nm，比在 PIC 中宽 5 nm。这是由于从金属反射器获得的 0.5 dB 增益补偿了 COUPE 工艺本身的固有损耗，实现了 0 dB 的净插入损耗（也相当于带抗反射图层的微透镜额外插损0.5 dB）。如图 7（a）所示，COUPE 的平均净插入损耗为 0 dB，标准差仅为 0.04 dB。此外，如图 7（b）所示，整个 COUPE 晶圆的中心波长可控制在极窄的 ±1.7 nm 范围内，这表明 COUPE 的光学性能可以得到很好的控制。

      除了出色的插入损耗和精确的波长控制外，COUPE 还展示了对光束角度和光束轮廓的精确控制。在组装 FAU 和 COUPE 后，样品之间的光束角度变化可控制在 ±0.1° 范围内，如图 8 所示。

      关于 COUPE 的高速射频性能，由于设备限制，只能从外部信号发生器向 COUPE 输入 106.25 Gb/s（53.125 GBaud）的 PAM-4 调制光信号，接收到的眼图如图 9 所示。在该测试中，发射机TDECQ仅从 1.61 dB（信号源）略微增加到 1.68 dB，TDECQ 的最小增加也证明了 COUPE 出色的光电性能（文章未提是MRM还是MZM）。

B. 电气性能

      在 COUPE 的电气性能方面，TSMC-SoIC™键合和 TDV 的阻抗是关键指标。通过特殊设计，测量了 TSMC-SoIC™键合和 TDV 菊花链的电阻，以验证其质量。如图 10 所示，菊花链电阻结果表明，12 片晶圆上的 TDV 和 TSMC-SoIC™键合的电阻变化小于 ±4%，这表明 COUPE 具有出色的电气性能。

五、可靠性结果

      最后，COUPE 的可靠性也是一个关键方面，其电气和光学性能必须符合行业标准。

A. 光学可靠性

      根据 GR-468 标准，通过湿热（DH）、高温存储（HTS）、多次回流焊（MR）3 次循环和温循TC-C（-40℃至 125℃）300 次循环、TC-G（-60℃至 150℃） 1000 次循环等可靠性测试项目，对光学特性的稳健性进行了测试。如图 11 所示，即使经过可靠性测试，光学插入损耗的变化也可控制在 0.25 dB 以内，证明了 COUPE 光学性能的可靠性。

B. 电气可靠性

      为了评估 COUPE 的电气可靠性，根据 JEDEC JESD22-A104 标准，进行了多回流（MR）3 次循环和温循TC-C300 次循环（-65 至 150°C）的组合测试。对 COUPE 中的 TSMC-SoIC™键合和 TDV 进行了可靠性前后的电气测试，测量并比较了测试前（T0）和测试后（T1）的菊花链电阻变化。图 12（a）和 12（b）显示，TC-C 300 次循环后的数据与 T0 时的数据几乎没有变化，TSMC-SoIC™键合和 TDV 链的电阻变化分别小于 2% 和 3%，证明了 COUPE 电气性能的可靠性。

六、结论

      本工作首次展示了TSMC COUPE 系统晶圆级光栅耦合器的总体光学插入损耗小于 1.2 dB，与 PIC 晶圆级测量值相当，这表明从 PIC 过渡到 COUPE 时没有额外的光学损耗。此外，整个 300 mm 晶圆的中心波长精确控制在入射波长的 ±1.7 nm 范围内，光束角度可控制在小于 ±0.1 度，光束轮廓良好。与 COUPE-GC 匹配的 FAU 正在开发中。其 TDV 和 TSMC-SoIC™键合的电气性能也优异且稳定，晶圆级可靠性结果在光学和电气方面均符合行业标准。这使得 COUPE 成为高性能计算（HPC）、AI 和高速网络应用中 CPO 系统光学引擎的理想选择。