AI编程还没攻破Verilog

AI 正在取代前端程序员，这已成为一个共识。很多程序员也早就心生悲凉：这辈子学的那点HTML和CSS，怕是要和自己的前列腺一起，在岁月中不可逆地萎缩了。

在这个悲凉的话题下，我倒想活跃一下氛围，聊一个尚未被AI编程攻破的小众编程语言：Verilog。

Verilog其实是一种硬件编程语言。也就是你写的每一段verilog代码，最终都可以映射成硬件电路上的一块电路。它主要应用在FPGA开发、芯片设计领域。

为了测试AI的Verilog编码能力，我这次斥巨资，全程使用了Claude Code的Opu4.6模型（当前国际顶尖AI模型），让它全自动给我写了一个基于FPGA芯片读写Flash的verilog代码。

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结果怎么样？

我烧了100多块钱也没能完成一个基本的读写功能。最后实在扛不住账单，回归到了古法编程。

AI给出的代码架构确实清爽，注释周正，模块划分得也颇为体面，真挑不出毛病。但实际上，只要把这段代码放硬件上跑起来，就漏洞百出。

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最常见的就是时序错误。他写的SPI通信代码看起来漂亮，你将代码进行仿真，细致对比就会发现某个地方多了一个节拍。这是个小错误，但对Verilog来说就是致命的。虽然可以让AI继续帮忙修复这个问题，但往往又极易引发新的时序问题。

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整个Coding的过程就像兴冲冲地领了个姑娘回家，前戏也做了，气氛也到了，彩礼也出去了，结果关键时刻——痿了。

懂Verilog的人大概能够理解AI为何写Verilog如此不举。

其一，训练数据太少了。GitHub上Python、JavaScript的仓库多如牛毛，好坏一看便知。 Verilog 代码就不同了，这类代码大多属于商业机密，一般都封锁在芯片公司、设备厂商的内部服务器里，绝不会开源。市面上真正经过流片验证、工程级别的高质量代码比处男还稀罕。没有见过足够好的代码，AI 自然也写不出好的 Verilog。

其二，代码执行逻辑不一样。大语言模型的核心是预测下一个词，而Python、JavaScript这类语言，本质上也是一行行顺序执行的，这两者天生一对，郎情妾意。但Verilog是并发的。什么意思呢？就像你想同时和八个姑娘谈恋爱，但只要与一个姑娘的关系败露了，你的全部感情也就崩盘了。这可比顺序执行难多了。

第三，代码背后还被物理电路约束。写Verilog不仅要注意语法，还得时刻惦记着代码背后的硬件实现：资源利用率、布线规则、时序约束、功耗分布。每一个因素会决定你这个代码工程能不能用在硬件上。

第四，迭代链路太长了。软件代码出错，AI拿到报错日志，几乎立刻就能定位、修改、重来，迭代速度极快。但Verilog完全不同，语法正确、仿真通过，不代表上板没问题。时序违例造成的bug，往往只在实际硬件运行时才露出狰狞面目。完全无法实现自我迭代优化。

总结一下就是：写前端代码就像是写文章，写Verilog代码就是造钟表。文章写错了，读者皱皱眉就过了；钟表造错了，指针倒着转，整条街的时间都错了。我个人觉得，两者是两个量级的难度。

当然，这并不是说AI在verilog这个领域毫无用武之地。目前来看，AI辅助Verilog工程师干些粗活是完全可行的：生成模块化的状态机框架、梳理系统级的逻辑架构、快速产出SPI、I2C、UART这类标准简单的时序接口逻辑，都能替工程师省下不少泡咖啡的工夫。

但更精细的时序约束、跨时钟域处理、与具体硬件资源深度绑定的优化，这些还得靠人一步步古法操作。

行文至此，我竟然有点悲伤。原来，写Verilog代码的人是最善良，他们做着最精细的活，却拿着最少的铜钱。太平日，写Java的，写C的，写Python的都觉得自己不可一世，狂要工资；但当AI风暴来临，重复的活被Open AI们一个个攻破，才知道谁在裸泳。

推开窗，夜色已浓。远处的霓虹灯在闪烁，像极了时序不对的LED。亮是亮了，但不是该亮的时候亮的。我想起那些被AI生成的Verilog坑过的同行，想起他们对着ModelSim波形图抓耳挠腮的样子，想起那些在RTL仿真中一闪而过的glitch，像命运开的一个不怀好意的玩笑。