日常记录（10）SystemVerilog
仿真时间段
SystemVerilog仿真时将这个时刻划分成一个时间段。
Active（TRL设计代码活动）、Observerd（断言执行）、Reactive（验证平台执行）、Postpone（采样信号）
program
pragram语句块执行验证代码。将验证平台和待测设计分开。在不同时间域执行，降低竞争。
完整测试平台
本文参与 腾讯云自媒体同步曝光计划，分享自作者个人站点/博客。
原始发表：2021-12-14 ，如有侵权请联系 cloudcommunity@tencent.com 删除
目录
腾讯云开发者
Copyright © 2013 - 2026 Tencent Cloud. All Rights Reserved. 腾讯云 版权所有
深圳市腾讯计算机系统有限公司 ICP备案/许可证号：粤B2-20090059 
粤公网安备44030502008569号
腾讯云计算（北京）有限责任公司 京ICP证150476号 | 京ICP备11018762号