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问如何在Chisel3中使用多输入逻辑门？
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Stack Overflow用户

提问于 2019-11-08 07:19:26

回答 1查看 80关注 0票数 1

我正在使用Chisel3实现一个超前进位加法器。为了缩短延迟，我需要使用多输入逻辑门。

但是，即使我像这样编写代码

io.out:= a | b | c | d | e

，生成的verilog代码将如下所示

assign _T = a | b
assign _T_1 = _T | c
assign _T_2 = _T_1 | d
assign io_out = _T_2 | e

它使用4个或门，并导致4x门延迟。

我想知道有没有一种方法可以生成多输入逻辑门？比如

assign io_out = a | b | c | d | e

或

or (io_out, a, b, c, d,e)

发布于 2019-11-09 04:08:50

一种解决办法是构造一个多输入OR门类，在这个类中，您可以定义如何建立连接，以便以您想要的方式进行转换。

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原文链接：

https://stackoverflow.com/questions/58758249

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