# Hot Chips 2026 · AI 辅助芯片设计专题

芯片人看AI · 会议观察  约4200字 / 阅读约11分钟

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> Hot Chips 2026 我盯着 47 份材料翻了几天，最想写的不是哪颗芯片算力最强，而是 OpenAI Jalapeño 那场：他们把 AI 塞进了芯片设计流程，从 RTL 到 tapeout 只用了九个月。这篇讲清楚他们怎么做的，以及为什么我说「生成不是分水岭，验证循环才是」。

## 先说这场演讲特殊在哪

Hot Chips 2026 收录了 47 份技术资料：NVIDIA 的 Rubin、AMD 的 MI455X、Google 的 TPU 8t/8i、Intel 的 Crescent Island……算力竞赛依然是主旋律。

但我最想写的，是 OpenAI 的 Jalapeño。这场演讲同时讲了两件事：一颗推理芯片，和一种芯片开发方法。芯片本身的信息已经很多了，我想讲的是后者——**他们把 AI 塞进了芯片设计流程，项目时间线声称从初始 RTL 到 tapeout 只用九个月。**

九个月什么概念？传统一颗中等复杂度 ASIC，从 RTL 冻结到 tapeout 通常一年起步，这还没算前面的架构探索。OpenAI 是第一次做芯片（至少是第一次公开做），九个月走完，靠的不是人海战术，是流程本身变了。

先把他们怎么做讲清楚，再讲两份「反面教材」——PNNL 的 SODA 和两个教学项目，它们从不同规模回答同一个问题：自动化设计的边界到底在哪。最后说说这对我们芯片工程师意味着什么。

## Jalapeño：AI 不是替换工程师，是改变反馈的密度

先看芯片定位，一句话：这是一颗为「请求延迟 + 每请求能耗」优化的推理 ASIC。216 GiB HBM4、15.4 TB/s 带宽、700 W，MXFP4 精度下 13.4 PFLOP/s。OpenAI 用 GPT-OSS、DeepSeek R1、Kimi K2.5 对照 GB200/GB300，报告约 1.5 到 1.9 倍峰值能效优势——注意这是他们口径的数字，我上一篇写过怎么读这些倍数，这里不展开。

真正值得细看的是设计方法。Jalapeño 的迭代链是这样转的：

| 环节 | 做什么 | 关键点 |
| --- | --- | --- |
| 代表性程序 | 真实负载进架构模拟器 | 优化的目标从一开始就是真实程序，不是合成 benchmark |
| RTL 与综合 | 实现质量（QoR）反馈 | 面积、时序、功耗快速回给设计者/优化器 |
| 验证与物理 | 正确性+可实现性双重收敛 | 功能对不对，物理上能不能做出来，一起看 |
| 规格演进 | 规格在循环中逐步变精确 | 不是开头写完就冻结，单向往下实现 |

这张图是 OpenAI 原文里的验证反馈链——Generate、Verify、Measure 三步闭环，右侧是逐步改善的模块范围。

![](https://developer.qcloudimg.com/http-save/yehe-4277783/73974118684a8f5e0a85dc0bfe885b05.jpg)

注意一个反直觉的细节：**规格不是一开始就定死的。**传统流程里规格文档是圣旨，写完就冻结，后面全是执行。Jalapeño 的做法是让规格在「模拟—实现—验证」的循环里逐步变精确。这本质上承认了一件事：在 AI 参与的流程里，早期把所有细节定死反而是浪费，因为循环本身会告诉你哪些假设不成立。

AI 优化具体在哪个层面干活？原文用 XLS（Google 的高层硬件语言）作为「优化表面」——AI 在这个语义明确的层面改设计，而不是直接改 RTL。优化的前提被明确列出来：**明确的语义、可控的硬件表达、快速 QoR 反馈、验证兜底。**缺一个，优化循环就转不起来。

结果呢？报告相对「已优化人工基线」的局部改善：矩阵单元面积约 10%、SIMD 单元面积约 8%；软件侧 GPT-OSS 的部分 attention 和 MoE block，相对专家手写实现有 1.5 到 1.8 倍加速。这些是局部数字，不能折算成整芯片收益——但方向已经足够清楚：AI 优化打的是「已优化人工基线」，不是打没调过的稻草人。

## 为什么选 XLS 当「优化表面」

这一步我认为是全场最值得琢磨的设计决策。为什么不直接让大模型改 RTL？

因为 RTL 层面语义太自由，改一行可能牵动十处，AI 的每个动作都缺少「可解释的边界」。XLS 这类高层综合语言把设计约束在一个语义明确的抽象层：AI 的修改空间可控、可验证、可快速评估 QoR。**AI 需要的不是最大的自由度，而是可判定的动作空间。**

这跟软件工程里的经验完全一致：给 AI 一个类型系统严密、接口清晰、测试覆盖的代码库，它的产出质量远好于扔给它一坨意大利面。芯片设计同理，只是反馈从「单测通过」换成了「综合结果+验证通过」。

> **AI 优化的四个前提：明确的语义、可控的硬件表达、快速 QoR 反馈、验证兜底。**这不是 OpenAI 的发明，但他们把四个前提凑齐了，并放在真实项目里跑通了九个月。

## SODA：自动化最难的在抽象层之间

如果说 Jalapeño 展示了 AI 辅助设计的上限，PNNL 的 SODA 海报展示的就是自动化的下限和边界。

SODA 的目标很激进：让 Python 描述的算法自动变成 ASIC/FPGA，用户不写 RTL、不写 HLS pragma、不写物理脚本。链条是 MLIR 前端做软硬件划分和优化，PandA-Bambu 后端把 IR 转 RTL 再驱动物理实现。海报报告了两种工艺、三次真实流片。

![](https://developer.qcloudimg.com/http-save/yehe-4277783/9c502de88d1a7256355f73a5a4f25c93.png)

三次流片里藏着一个特别值得玩味的细节：第一颗芯片，作者最终选择了「未优化的矩阵乘版本」——因为更激进优化的版本**布线拥塞，没通过 DRC。**

这才是自动化设计的真实面貌：高层看「操作更少、更并行」的好优化，到物理层可能根本做不出来。工具链宣称用户不用管某些低层步骤，不等于那些步骤的约束消失了——它们只是从「你写」变成了「你要懂」。

SODA 自己给出的评价准则也很诚实：**生成、验证、物理收敛、硅后测试，必须分别记录。**「完成流片」和「硅后验证通过」是两个里程碑。第一颗芯片在状态截点时还在测试中——I/O 和管理核心已确认工作，计算加速器的测试计划还在建。

## Croc 和东大课程：验证循环的教育版

再往小了看。Hot Chips 2026 有两张教学海报，恰好构成「验证循环」的微缩版。

Croc：固定平台，留 25% 面积给学生

Croc 是一个基于 32-bit RISC-V 的可扩展微控制器教学平台：固定的处理器、存储、调试、UART、GPIO，学生只做 user domain 的扩展——加速器、指令扩展或外设，走 IHP 130nm 开放 PDK 真流片。

![](https://developer.qcloudimg.com/http-save/yehe-4277783/6f64d544ae0d4ed3e60a3e7fdb2a11d4.png)

设计得聪明的地方在于约束：平台保留约 25% 额外面积作为学生的扩展预算。**有真实面积限制，设计取舍才是真的**，不然学生只是无限堆功能。海报数据也很实在：2025 年 5 颗、2026 年 8 颗实际流片，「设计已准备好」和「已制造」是分开记的两个状态。

东京大学：四周从 ISA 到 FPGA

东大的课程更轻：RV32 指令集边界+固定内存映射+GCC 工具链+CoreMark，学生四周内完成自己的处理器 RTL，C 程序验证，部署到 Artix-7 FPGA，有意愿的再延伸到 0.18 微米 ASIC 流片。已有两颗制造芯片确认按设计工作，1.8V 下 100 MHz。

![](https://developer.qcloudimg.com/http-save/yehe-4277783/765c9ab6fc5e5da028cc3241179ed30f.jpg)

两个项目共同说明一件事：RISC-V 的价值不只是「开源指令集」，而是提供了一个**可共享、可执行的系统学习基础**——让验证循环在几十人的课堂规模上跑起来。

而且它们恰好是 AI 辅助硬件设计的天然实验场：能生成不够，还要有完整的验证和测量路径，才能真正判断 AI 的产出好不好。课堂规模小，循环转得快，错误暴露得快。

## 收束：生成不是分水岭，验证循环才是

把 Jalapeño、SODA、Croc 放在一起看，规模差了几个数量级，但说的是同一件事。

![](https://developer.qcloudimg.com/http-save/yehe-4277783/e0088a5f406dc4c71238ba92c4942222.jpg)

这是整份材料里我最重要的一张理解图：**设计与优化，生成只是可验证循环中的一步。**

OpenAI 有钱有人，九个月流片，AI 优化打的是已优化人工基线；PNNL 的全自动链条三次流片，卡点在抽象层之间的物理约束；Croc 和东大用最小成本让几十个学生经历完整循环。三个案例，同一个结构：生成、验证、测量、修正，缺一环就退化成「看起来正确」。

原报告的收束句我直接搬过来：AI 生成的代码不是终点，可重复的正确性与实现反馈才让改动变成工程结果。

> **对芯片团队的可执行结论：先别急着让 AI 生成更多，先把验证循环建起来——代表性负载、快速 QoR 反馈、物理可实现性检查、硅后可观测性。循环建好了，生成速度的提升才有地方兑现。**

## 这对我们意味着什么

我在公司内推 AI 辅助设计这几年，最深的一个体会和这次 Hot Chips 的结论完全对上了：瓶颈从来不在「AI 能不能写出代码」，而在「你有没有能力快速判断它写得对不对、能不能做出来、做出来快不快」。

Jalapeño 的九个月不是 AI 的胜利，是「AI + 完整验证循环」的胜利。XLS 给了 AI 可判定的动作空间，QoR 反馈给了它方向，验证兜底给了它安全网。三个条件，哪个都不是大模型给的，都是工程基建。

所以我的判断：接下来一年，AI 辅助芯片设计的差距不在谁的模型强，在谁的循环快。循环快的团队，AI 每天迭代几百次；循环慢的团队，AI 生成一堆没人敢用的代码。这个差距会越拉越大。

最后，问你一个问题

你们团队现在的验证循环，从「改一版设计」到「知道它好不好」，最快多久？一天、一周还是一个月？这个数字，可能比你们用哪个模型更能预测未来两年的竞争力。

评论区聊聊，我想看看大家的循环都多快。

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OpenAI 用 AI 设计芯片，9 个月流片：Hot Chips 2026 上最值得芯片工程师细看的一场演讲

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OpenAI Jalapeño芯片利用AI辅助设计，9个月完成从RTL到流片，关键在于“验证循环”而非单纯代码生成。通过XLS语言控制AI优化空间、快速QoR反馈与验证兜底，实现面积与性能提升。对比PNNL SODA全自动链条的物理约束瓶颈，揭示AI设计真正分水岭是建立可重复、可测量的验证闭环。

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