FPGA 最难的时序问题，Codex 会修了

做 FPGA 开发的朋友都知道，FPGA 开发里最高阶、也是最让人头疼的问题，其实时序问题。

现在，AI 已经能够很好地帮助程序员解决 Coding 的问题。那么，对于 FPGA 这类底层硬件开发来说，像时序收敛这样偏工程化、偏经验性的难题，AI 或者 AI Agent，到底能不能帮我们解决？

今天，我拿 Codex 做了一个实验。

整个流程其实很简单。之前也提到过，Vivado 本身支持 TCL 脚本。任何一款 EDA 软件，只要支持 TCL 脚本，理论上都可以通过脚本接口被 AI Agent 接管。AI 不需要去点鼠标，而是可以通过调用 TCL 脚本，完成 Vivado 工程的创建、编译、实现以及各种自动化操作。

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于是，这次我直接把一个时序不收敛的 Vivado 工程交给了 Codex，然后给它下达了一个任务：

分析这个工程为什么时序不满足，输出时序分析报告，并帮我把时序问题修复。

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Codex 收到任务以后，我全程没有干预，只是观察它的执行日志。

它首先分析了当前工程的时序报告，定位了存在的问题，然后给出了修复方案。接着，它直接修改了工程里的 RTL 文件，重新进行综合、实现，并生成了新的 bit 文件。

不过第一次尝试并没有成功。因为重新编译之后，它发现时序依然没有收敛。于是，它没有停下来，而是重新分析新的时序报告，尝试另一种解决思路，再次修改代码，重新综合、重新实现。

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第二次迭代完成之后，codex告诉我，时序终于收敛了。

我随后打开了它最终生成的工程，确认了一下结果。之前工程里的时序违例确实已经全部消失，整个工程已经能够正常通过时序检查。

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我也认真看了一下它最终采用的解决方案。就是在约束文件中增加 Multi-Cycle Path（多周期路径）约束。

实际上，这个工程之所以时序不收敛，就是由于某个状态机内部存在大量乘法和除法运算，再加上工程工作频率比较高，最终导致建立时间（Setup Time）无法满足要求。我当时自己来处理时，也是采用的这个方案。因为出现时序问题的这些信号本身就是参数变量，实际使用的时候确实没必要按照系统时钟来约束。

所以，Codex 最终采用的方案，与我的思路基本一致。虽然它中间经历了两次分析、两次迭代，包括综合、实现以及生成 bit 文件在内，整个过程一共只用了 46 分钟。我觉得，这个效率完全能够接受。

当然，这次实验也说明了一件事情：

对于一个时序不收敛的 FPGA 工程，Codex 或者这类AI Agent已经能够完成整个自动化分析、自动化迭代，并最终帮助工程实现时序收敛。从业者们完全可以通过调用这些工具实现工作的提效，抛弃古法编程，拥抱工具吧。

最后，我也复盘了一下整个过程。

我发现，Codex 并不是一次就把vivado的时序问题解决了。它真正厉害的地方，是能够不断读取时序报告，分析问题，修改工程，再重新编译，再读取新的时序报告，然后继续迭代。

整个过程，最关键的就是建立起了一套完整的分析—反馈—迭代—验证的闭环机制。这应该也算是Loop Engineering思维在AI-Assisted FPGA Development里的一个映射吧。